FinFET — Modules 1–8: Fin/STI to Passivated Al Pads

교육용 2-fin bulk HKMG nFinFET의 여덟 모듈입니다. Module 1은 p-Si fin과 recessed STI, Module 2는 dummy gate·SiN spacer, Module 3은 self-aligned graded n+/n source/drain, Module 4는 SiOx/HfO2/TiN/W replacement metal gate, Module 5는 shared NiSi/TiN/W source/drain contact, Module 6는 ILD1의 gate/source/drain TiN/W terminal via, Module 7은 TiN/Al subtractive M1 fan-out, Module 8은 PECVD SiO2/Si3N4 final passivation과 세 pad opening을 구현합니다. 실제 막 응력·수분 투과, 식각 chemistry, Al corrosion, electrical resistance, CMP variability, wafer probe·dicing·packaging은 계산하지 않습니다.

공정 개요

01. p-Si bulk substrate — 60 nm
nFinFET body 역할의 p-type bulk Si를 60 nm 형성합니다. 후속 36 nm fin etch 뒤 z=0–24 nm의 공통 base와 z=24–60 nm의 fin이 남습니다. 실제 well implant와 배경 농도는 별도 계산하지 않고 built-in Si (p) material로 의미를 보존합니다.
02. SiN fin hard mask deposition — 6 nm
평탄한 p-Si 위에 6 nm Si3N4 hard mask를 blanket 증착합니다. 실제 pad oxide와 다층 hard-mask assembly는 생략하고 단일 SiN layer로 pattern-transfer 역할만 남겼습니다. Arpelier DEPO conformality 0은 평탄면 위 LPCVD/PECVD hard-mask 형상의 교육용 대리입니다.
03. M1 two-fin lithography — PR 10 nm
M1 Active Fins의 96 × 10 nm 직사각형 두 개 위에만 10 nm PR이 남도록 PHOTO polarity를 반전합니다. 두 fin은 X=12–108 nm, Y=29–39 nm와 61–71 nm에 놓이며 center pitch 32 nm와 22 nm clear gap을 가집니다. 실제 multi-patterning, OPC, CD bias와 stochastic roughness는 생략한 ideal mask transfer입니다.
04. SiN hard-mask pattern transfer — 6 nm
물리적 PR이 덮지 않은 Si3N4 6 nm를 방향성 dry etch해 두 fin 위치에만 hard mask를 남깁니다. PHOTO와 direct process mask를 중복 적용하지 않으므로 이 ETCH의 mask는 '-'입니다. conformality 0과 bowing 0은 이상적인 수직 transfer이며 실제 selectivity와 mask erosion은 지원하지 않습니다.
05. Bulk Si fin etch — 36 nm
PR/SiN으로 보호되지 않은 p-Si를 36 nm 방향성 식각합니다. z=0–24 nm의 공통 Si base 위에 폭 10 nm, 높이 36 nm, 길이 96 nm인 fin 두 개가 남습니다. conformality 0과 bowing 0으로 직사각형 sidewall을 만들며 실제 taper, footing, microloading, sidewall damage와 crystal-plane dependence는 계산하지 않습니다.
06. Fin etch PR strip
Fin pattern이 SiN hard mask와 p-Si에 전사된 뒤 PR을 제거합니다. 실제 ash와 wet post-etch clean은 step note로만 설명하며 SiN cap은 STI CMP stopper로 사용하기 위해 유지합니다. thickness 10 nm는 PHOTO와 맞춘 실행 호환성 값입니다.
07. Void-free STI oxide gap-fill proxy — 50 nm
두 fin 주변의 36 nm-deep trench를 SiO2로 완전히 채우고 CMP overburden을 만들기 위해 50 nm standard uniform ALD를 사용합니다. 3D isotropic analysis를 OFF하여 conformal pinch-off와 sealed seam을 피합니다. 실제 STI는 HDP-CVD 또는 flowable CVD를 사용할 수 있으므로 이 단계는 ALD chemistry 재현이 아니라 verified void-free CVD/flowable oxide geometry proxy입니다. Canonical preflight에서 최고면 z=116 nm, CAVITY 0 nm³, maxLen 3/16을 확인했습니다.
08. STI CMP to SiN hard mask — 50 nm
SiO2 overburden을 50 nm blanket CMP하여 SiN cap top의 z=66 nm에 평탄 endpoint를 형성합니다. material 19를 stopper로 지정해 fin hard mask를 보존합니다. 실제 dishing, erosion, oxide densification과 endpoint non-uniformity는 생략합니다. Canonical preflight에서 최고면 z=66 nm, SiO2 423,360 nm³, SiN 11,520 nm³, CAVITY 0 nm³를 확인했습니다.
09. Controlled STI oxide recess — 30 nm
CMP plane z=66 nm에서 SiO2를 30 nm 방향성·선택 식각해 STI top을 z=36 nm로 낮춥니다. SiN cap 6 nm와 노출할 fin 높이 24 nm를 합친 reveal budget입니다. WET ETCH undercut 대신 conformality 0 dry-recess proxy를 사용해 fin 하부의 의도하지 않은 cavity를 막으며 실제 dry/wet chemistry와 recess uniformity는 지원하지 않습니다. Canonical preflight에서 SiO2 120,960 nm³와 12 nm uniform STI thickness, CAVITY 0 nm³를 확인했습니다.
10. Selective SiN hard-mask strip
Fin top의 Si3N4 cap 6 nm를 선택적으로 제거해 p-Si fin top을 z=60 nm에서 노출합니다. 최종 구조는 z=24–36 nm에 12 nm embedded fin/STI 구간, z=36–60 nm에 24 nm exposed fin을 가지며 다음 모듈의 sacrificial oxide와 dummy gate가 top과 sidewall을 감쌀 수 있습니다. thickness 6 nm는 실행 호환성 값입니다. Canonical replay 2회 digest 1fb77825가 일치했고 최종 Si 357,120 nm³, SiO2 120,960 nm³, CAVITY/PR/SiN 0, maxLen 2/16을 확인했습니다.
11. Conformal sacrificial gate oxide — 2 nm
노출된 fin top·sidewall과 STI surface를 custom Sacrificial Gate Oxide 2 nm로 감쌉니다. 얇은 wrap이므로 3D isotropic analysis를 ON하고 uniform growth model을 사용합니다. STI와 다른 material ID 100을 사용해 Module 4 dummy-gate pull에서 sacrificial oxide만 선택 제거할 수 있게 합니다. 실제 thermal oxidation consumption, interface states와 EOT는 계산하지 않습니다.
12. Dummy Poly-Si CVD overfill — 50 nm
두 fin과 22 nm fin gap 위에 Poly-Si를 50 nm blanket overfill합니다. 실제 공정의 LPCVD/PECVD Poly-Si를 Arpelier DEPO conformality 1로 표현하며 spin coating이나 ALD silicon으로 바꾸지 않습니다. Canonical preflight에서 다음 CMP와 조합해 gate 내부가 seam/CAVITY 없이 채워지고 p-Si와 STI가 보존됨을 확인했습니다. 전구체 chemistry, 결정립과 film stress는 지원하지 않습니다.
13. Dummy Poly-Si CMP to z=82 nm — 30 nm
Poly-Si overfill 최고면에서 30 nm를 blanket CMP해 z=82 nm 단일 plane을 만듭니다. fin top의 sacrificial oxide 위에는 약 20 nm, field oxide 위에는 약 44 nm Poly-Si가 남아 다음 M2 gate etch에 충분한 uniform film을 제공합니다. 실제 dishing, erosion과 endpoint variation은 생략한 ideal CMP입니다.
14. Dummy-gate SiO2 hard mask — 6 nm
평탄 Poly-Si 위에 SiO2 hard mask 6 nm를 방향성 blanket DEPO합니다. 뒤의 hard-mask etch는 Poly-Si가 field/STI를 덮은 상태에서 정확히 6 nm만 제거하므로 built-in STI SiO2를 침범하지 않습니다. 최종 hard mask volume은 10,368 nm³이며 이후 ILD CMP gate-reveal stopper 역할을 겸합니다.
15. M2 dummy-gate lithography — PR 10 nm
M2 Dummy Gate의 X=48–72 nm, Y=14–86 nm 직사각형 위에만 10 nm PR이 남도록 PHOTO polarity를 반전합니다. 24 nm gate CD가 fin 두 개를 직교해 가로지르고 outer fin 밖으로 15 nm씩 연장되어 후속 gate contact landing을 확보합니다. 실제 OPC, focus/exposure variation과 line-edge roughness는 생략합니다.
16. Dummy-gate hard-mask etch — 6 nm
17. Dummy Poly-Si gate etch — 44 nm
M2 hard mask 밖의 Poly-Si를 최대 field thickness 44 nm까지 방향성 선택 식각해 X=48–72 nm dummy gate만 남깁니다. Gate가 두 fin의 top·sidewall을 감싸고 source/drain fin은 다시 노출됩니다. conformality 0과 bowing 0은 vertical gate profile을 위한 이상화이며 실제 over-etch, gate foot와 fin damage는 생략합니다.
18. Dummy-gate PR strip
Gate hard mask와 Poly-Si pattern transfer가 끝난 뒤 PR을 완전히 제거합니다. 실제 ash와 wet clean은 메모로만 표현하고 10 nm thickness는 앞 PHOTO와 맞춘 실행 호환성 값입니다. Final checkpoint PR volume은 0 nm³입니다.
19. Exposed sacrificial oxide clear — 2 nm
Custom material 100만 2 nm isotropic wet clear해 source/drain fin top과 sidewall의 sacrificial oxide를 제거합니다. Dummy Poly-Si 아래 oxide는 물리적으로 보호되어 channel wrap으로 남고 STI SiO2 material 18은 별도 ID라 전혀 식각되지 않습니다. 실제 HF chemistry, selectivity와 edge undercut은 직접 계산하지 않습니다.
20. Conformal SiN gate-spacer shell — 5 nm
Dummy Poly-Si sidewall에 5 nm Si3N4 shell을 3D isotropic ALD로 형성합니다. Poly-Si material 10을 seed로 지정한 것은 실제 area-selective SiN chemistry가 아니라, blanket ALD 뒤 anisotropic etch가 current engine에서 source/drain fin sidewall 잔류를 완전히 제거하지 못하는 한계를 보정하는 computational topology constraint입니다. Preflight에서 이 설정이 S/D fin을 깨끗이 노출하면서 gate perimeter에만 spacer shell을 남기고 sealed CAVITY를 만들지 않음을 확인했습니다.
21. SiN spacer anisotropic etch-back — 5 nm
Si3N4 spacer shell을 5 nm 방향성 etch-back해 horizontal coverage를 제거하고 gate 양쪽 X=43–48 nm와 X=72–77 nm, gate ends Y=9–14 nm와 Y=86–91 nm에 vertical spacer를 남깁니다. Canonical replay 2회 digest ddb6b411이 일치했고 top 88 nm, p-Si 357,120 nm³ 보존, CAVITY/PR 0, top-open AIR 457.2 nm³, maxLen 8/16을 확인했습니다. Isotropic corner의 thin-solid info는 있으나 warning/error는 없습니다.
22. M3 nFin implant-block lithography — PR 30 nm
M3의 두 fin-aligned stripe를 opening으로 남기고 나머지 field에는 30 nm PR을 형성합니다. 30 nm는 다음 24 nm implant seed band가 STI 아래 p-body까지 관통하지 않게 하는 compact blocking thickness입니다. 이 Y-direction opening은 실제 NMOS block mask를 세밀하게 축소한 simulation ROI proxy이며, X 방향 전체를 열어 source/drain junction offset은 mask edge가 아니라 dummy gate와 SiN spacer가 결정합니다. Canonical PHOTO checkpoint는 top 118 nm, PR 725,684 nm³, CAVITY 0, maxLen 9/16입니다.
23. Spacer-self-aligned n+ S/D implant — 24 nm profile
M3 PHOTO로 만든 실제 PR과 기존 gate/spacer를 차폐체로 사용해 별도 process mask 없이 nHeavy implant를 수행합니다. thickness 24 nm, implantDepth 0 nm, depthStraggle 2 nm는 exposed fin을 p-Si 0–32.7 nm / n transition 32.7–34.8 nm / n+ 34.8–60 nm의 graded source/drain으로 바꿉니다. Gate 아래 X=48–72 nm channel과 STI field 아래 body는 p-Si로 유지되고, spacer 아래에는 얕은 n/n+ extension만 남습니다. diffusionLength 0은 2 nm preflight diffusion이 channel edge에 n 영역을 만든 결과를 반영한 선택입니다. 실제 angled implant, species, dose, energy, damage와 activation은 계산하지 않습니다. Dummy Poly-Si 일부가 n/n+로 바뀌지만 다음 replacement-gate module에서 제거되는 sacrificial state입니다.
24. Implant-block PR strip
n+ source/drain implant 뒤 M3 PR을 완전히 제거합니다. 실제 ash, wet clean과 후속 dopant activation RTA는 메모로만 남기며 30 nm thickness는 앞 PHOTO와 맞춘 실행 호환성 값입니다. Final checkpoint에서 PR/CAVITY는 0 nm³, top 88 nm, AIR 457.2 nm³, maxLen 8/16이고 반복 digest 69ead041이 일치합니다.
25. Flowable-CVD ILD0 gap-fill geometry — 50 nm
Dummy gate와 SiN spacer 사이의 source/drain 공간을 custom ILD0 material 101로 채우고 50 nm overburden을 형성합니다. 실제 공정 의도는 PECVD/flowable-CVD oxide gap fill이지만, 현재 DEPO는 이 형상에서 top-open space를 남기므로 검증된 standard uniform ALD를 void-free bulk-fill geometry proxy로 사용합니다. 등방성 해석은 얇은 wrap이 아니라 대량 fill이므로 끕니다. Canonical checkpoint는 top 138 nm, AIR/CAVITY 0, maxLen 9/16입니다. 실제 precursor chemistry, flow/cure, densification과 stress는 계산하지 않습니다.
26. ILD0 CMP to dummy-gate hard mask — 50 nm
ILD0 overburden 50 nm를 CMP해 SiO2 dummy-gate hard-mask top z=88 nm에서 평탄화합니다. Built-in SiO2 material 18을 stopper로 사용하고 custom ILD0를 STI와 분리해 후속 gate cavity와 field dielectric을 구분합니다. Canonical checkpoint는 top 88 nm, AIR/CAVITY 0, maxLen 8/16입니다. 실제 dishing, erosion, slurry selectivity와 endpoint 오차는 생략합니다.
27. Dummy-gate reveal CMP — 6 nm
SiO2 hard mask 6 nm와 같은 높이의 ILD0 표면을 함께 6 nm 낮춰 dummy Poly-Si top z=82 nm를 노출합니다. 공정을 분리한 이유는 ILD 평탄화와 sacrificial gate reveal의 교육적 목적을 구분하기 위해서입니다. Canonical checkpoint는 top 82 nm이며 gate와 field가 같은 높이입니다. 실제 oxide/Poly endpoint selectivity와 local recess는 이상화합니다.
28. Selective dummy Poly-Si gate pull
Poly-Si material 10을 지정하면 엔진이 doped Poly family 8–12까지 함께 확장해 Module 3 implant로 n/n+가 된 sacrificial Poly-Si도 전부 제거합니다. 실제 공정의 dry plasma pre-clean과 TMAH/NH4OH 계열 selective wet pull을 단일 material STRIP으로 축약합니다. 44 nm thickness는 최대 dummy-gate 높이에 맞춘 실행 호환성 값입니다. Canonical 결과는 Poly family 0 nm³, CAVITY/PR 0입니다.
29. dHF-equivalent sacrificial oxide clean — 6 nm over-etch
Gate cavity에서 custom sacrificial oxide material 100만 rate 1로 6 nm isotropic wet over-etch해 channel Si를 노출하고 STI SiO2 material 18은 보존합니다. 2–4 nm preflight는 0.1–0.4 nm end-cap residue가 gate 접근 경로를 불안정하게 만들었고, 전역 STRIP은 그 경계를 뜯어 2.2 nm³ cavity를 만들었습니다. 6 nm WET 조건은 gate window 안 material 100을 0 nm³로 제거하면서 field/fin-end의 ILD 아래 비접근성 잔류 154.6 nm³는 보존하고 CAVITY 0을 유지합니다. 실제 HF 농도, 시간과 selectivity는 계산하지 않습니다.
30. Channel interfacial SiOx formation — 0.5 nm Si consumption
Dummy oxide가 제거된 노출 channel fin에 OXIDATION 0.5 nm를 적용해 top과 양 sidewall에 얇은 SiOx interfacial layer를 만듭니다. 두 channel top sample은 p-Si 59.7 nm / SiO2 0.5 nm 경계를 형성합니다. Compact grid의 fin end에서 n+ Si가 3.6 nm³ 함께 산화되지만 source/drain contact sample의 p/n/n+ profile은 그대로입니다. 실제 ozone/thermal oxidation chemistry, EOT, interface trap과 mobility는 지원하지 않습니다.
31. Conformal HfO2 high-k shell — 1 nm
Custom HfO2 material 102를 1 nm 등방성 ALD로 증착해 두 fin의 top과 양 sidewall, gate-bottom SiO2 위를 연속적으로 감쌉니다. 얇은 wrap이므로 3D isotropic analysis를 사용하며 mask나 선택적 seed를 사용하지 않습니다. Canonical checkpoint는 top 83 nm, AIR 116.8 nm³, CAVITY 0, maxLen 8/16입니다. 실제 precursor nucleation, crystallinity, anneal과 dielectric constant는 계산하지 않습니다.
32. Conformal TiN n-work-function metal — 2 nm
Built-in TiN material 22를 HfO2 material 102 seed에서 2 nm 등방성 ALD로 성장시켜 nFinFET work-function liner를 단순화합니다. Seed는 HfO2 위에 TiN이 놓이는 stack ordering을 보존하는 computational growth constraint이며 area-selective chemistry 주장이나 결정면 성장을 의미하지 않습니다. Canonical checkpoint는 top 85 nm, AIR 35.4 nm³, CAVITY 0, maxLen 9/16입니다. 실제 TiAlC/TaN 다층 조성, work function과 저항은 생략합니다.
33. CVD-W gate fill geometry — 20 nm
TiN-lined gate cavity를 W material 20으로 20 nm 채웁니다. 실제 bulk metal은 CVD-W이지만 현재 엔진에서는 TiN seed의 standard uniform ALD를 bottom-to-top void-free fill geometry proxy로 사용하며, 의도하지 않은 pinch-off를 피하기 위해 등방성 해석은 끕니다. Canonical checkpoint는 top 105 nm, AIR/CAVITY 0, maxLen 10/16입니다. 실제 nucleation layer, WF6 chemistry, fluorine, grain과 seam kinetics는 지원하지 않습니다.
34. W gate CMP to ILD0 — 23 nm
W 20 nm와 HfO2/TiN field overburden 1+2 nm를 합친 23 nm를 CMP하고 custom ILD0 material 101을 stopper로 사용합니다. 최종 W gate와 ILD0 top은 z=82 nm로 평탄하며 W는 X=51–69 nm, Y=17–83 nm, Z=39–82 nm의 단일 연결체로 gate window 안에만 남습니다. Repeated canonical digest 323f5389가 일치했고 AIR/CAVITY/PR 0, Poly family 0, maxLen 8/16입니다. 실제 W dishing, metal loss, gate-height variation과 electrical continuity는 이상화합니다.
35. M4 shared S/D contact lithography — PR 30 nm
M4는 X=18–40 nm source bar와 X=80–102 nm drain bar를 Y=24–76 nm에 정의합니다. 각 22×52 nm opening이 Y=29–39 nm와 61–71 nm의 두 fin을 함께 가로질러 한 terminal로 묶습니다. Orthodox PHOTO mode를 사용하므로 mask는 PHOTO에만 지정하고 다음 ILD etch는 물리적 PR이 막습니다. Canonical preflight는 top 112 nm, PR 291,360 nm³, AIR/CAVITY 0, maxLen 9/16입니다. 실제 overlay, focus, stochastic CD와 PR profile은 계산하지 않습니다.
36. ILD0 shared-contact trench etch — 22 nm
PR opening 아래의 custom ILD0 material 101만 22 nm 수직 식각합니다. 식각은 z=82 nm ILD top에서 n+ fin top z=60 nm까지 도달하며, 두 fin 사이에서도 z=60 nm의 ILD landing을 남겨 shared trench 바닥을 평탄하게 만듭니다. Process mask는 지정하지 않아 PHOTO와 direct mask의 이중 적용을 피합니다. Canonical preflight는 PR을 포함해 top 112 nm, AIR/CAVITY 0, maxLen 9/16입니다. 실제 oxide/nitride/Si 선택비, ARDE, corner rounding과 plasma damage는 생략합니다.
37. Shared-contact PR strip
컨택 식각 후 PR material 24를 선택 제거합니다. Generated STRIP 실행 호환성을 위해 실제 PR 높이와 같은 양의 thickness 30 nm를 유지합니다. Canonical preflight에서 top은 다시 82 nm, PR은 0 nm³, AIR/CAVITY 0, maxLen 8/16입니다. Ash/wet clean chemistry와 잔류 polymer는 계산하지 않습니다.
38. NiSi contact-bottom reaction-layer proxy — 1 nm
실제 contact preclean → Ni/Pt 계열 금속 증착 → RTA silicidation → 미반응 금속 제거를, 최종 NiSi 반응층의 위치와 연결성만 남기는 1 nm geometry proxy로 축약합니다. n+ Si material 7 seed는 노출된 네 fin top에만 반응층을 두기 위한 계산 제약이며 area-selective ALD chemistry를 뜻하지 않습니다. 등방성 해석으로 접근 가능한 fin top을 균일하게 덮습니다. Canonical 결과는 NiSi 932.8 nm³, 서로 분리된 네 patch, AIR/CAVITY/PR 0입니다.
39. Conformal TiN contact liner — 2 nm
두 contact trench의 sidewall과 NiSi bottom을 TiN 2 nm로 감쌉니다. 얇은 접근 가능 표면 wrap이므로 등방성 ALD 해석을 사용하며 선택적 seed는 두지 않습니다. Blanket field TiN은 후속 CMP에서 제거됩니다. Canonical preflight는 top 84 nm, AIR/CAVITY/PR 0, maxLen 8/16입니다. 실제 Ti/TiN bilayer, adhesion, nucleation delay, film stress와 barrier leakage는 단일 TiN shell로 단순화합니다.
40. CVD-W shared-contact fill geometry — 20 nm
실제 WF6 기반 CVD-W nucleation과 bulk fill을 현재 엔진의 standard uniform ALD 연산으로 근사합니다. TiN material 22 seed는 liner가 있는 위치에서 W를 시작시키는 계산 제약이며 선택적 W ALD 주장이나 결정면 성장을 뜻하지 않습니다. Deep plug fill에서는 등방성 wrap이 입구를 먼저 닫아 인공 cavity를 만들 수 있어 등방성 해석을 끄고 void-free fill geometry를 선택합니다. Preflight에서 두 18×48 nm W core가 각각 source/drain의 두 fin을 공유하며 seam과 cavity 없이 채워졌습니다.
41. Shared S/D contact W CMP to ILD0 — 22 nm
W 20 nm와 blanket TiN 2 nm overburden을 합친 22 nm를 CMP하고 custom ILD0 material 101을 stopper로 사용합니다. 최종 top은 z=82 nm이며 W는 기존 gate 1개와 source/drain plug 2개의 총 3개 절연 연결체로 남습니다. 각 contact W core는 source X=20–38 nm 또는 drain X=82–100 nm, Y=26–74 nm, Z=62–82 nm이고, 네 fin top의 NiSi는 Z=60–61 nm에만 존재합니다. Canonical digest 7c78eb29, AIR/CAVITY/PR 0, maxLen 8/16입니다. 실제 dishing, erosion, endpoint 편차와 contact resistance는 이상화합니다.
42. Planar PECVD ILD1 deposition — 24 nm
CMP된 z=82 nm gate/source/drain plane 위에 custom ILD1 material 104를 24 nm blanket 증착합니다. 시작면이 평탄하고 실제 의도가 PECVD oxide이므로 conformality 0 DEPO를 사용하며 bulk dielectric을 ALD로 표현하지 않습니다. ILD0와 재료 ID를 분리해 후속 via etch와 CMP stopper를 독립적으로 제어합니다. Canonical checkpoint는 ILD1 288,000 nm³, top 106 nm, AIR/CAVITY/PR 0, maxLen 9/16입니다. 실제 CESL, PECVD precursor chemistry, densification과 film stress는 생략합니다.
43. M5 gate/source/drain terminal-via lithography — PR 30 nm
M5는 source X=23–35/Y=42–58 nm, gate X=54–66/Y=18–28 nm, drain X=85–97/Y=42–58 nm의 세 opening을 정의합니다. Gate via는 fin 시작 Y=29 nm보다 바깥의 gate extension에 배치해 channel 바로 위 contact를 피합니다. Orthodox PHOTO mode이므로 mask는 PHOTO에만 지정하고 다음 etch는 물리적 PR이 막습니다. Canonical checkpoint는 top 136 nm, PR 344,880 nm³, AIR/CAVITY 0, maxLen 10/16입니다. 실제 overlay, stochastic CD, focus와 PR profile은 계산하지 않습니다.
44. ILD1 terminal-via etch — 24 nm
M5 PR 아래에서 custom ILD1 material 104만 24 nm 수직 식각해 z=82 nm의 기존 source W, gate W, drain W를 각각 노출합니다. Process mask는 지정하지 않아 PHOTO와 direct mask를 이중 적용하지 않습니다. 제거된 ILD1은 12,096 nm³이고 잔여 ILD1은 275,904 nm³입니다. Canonical checkpoint는 PR을 포함해 top 136 nm, AIR/CAVITY 0, maxLen 10/16입니다. 실제 oxide/metal selectivity, ARDE, corner rounding과 plasma damage는 생략합니다.
45. Terminal-via PR strip
Via etch 뒤 PR material 24를 선택 제거합니다. Generated STRIP 실행 호환성을 위해 실제 PR 높이와 같은 양의 thickness 30 nm를 유지합니다. Canonical checkpoint는 top 106 nm, PR 0 nm³, AIR/CAVITY 0, maxLen 9/16입니다. Ash/wet clean chemistry, polymer residue와 금속 표면 재산화는 계산하지 않습니다.
46. Conformal TiN terminal-via liner — 2 nm
세 via의 sidewall과 노출된 기존 W landing을 TiN 2 nm로 감쌉니다. 얇은 접근 가능 표면 wrap이므로 seed 없는 등방성 ALD 해석을 사용하며 blanket field TiN은 후속 CMP에서 제거됩니다. 12 nm opening은 liner 뒤 8 nm W core를 남깁니다. Canonical checkpoint는 total TiN 64,089.4 nm³, top 108 nm, AIR/CAVITY/PR 0, maxLen 10/16입니다. 실제 Ti/TiN bilayer, adhesion, nucleation delay와 barrier reliability는 단일 TiN shell로 단순화합니다.
47. CVD-W terminal-via fill geometry — 24 nm
실제 WF6 기반 CVD-W nucleation과 bulk fill을 standard uniform ALD 연산으로 근사합니다. TiN material 22 seed는 liner가 있는 위치에서 W를 시작시키는 계산 제약이며 선택적 W ALD chemistry를 뜻하지 않습니다. 등방성 wrap은 좁은 via 입구를 먼저 닫을 수 있어 등방성 해석을 끄고 void-free fill geometry를 사용합니다. Canonical overfill checkpoint는 total W 363,839 nm³, top 132 nm, AIR/CAVITY/PR 0, maxLen 11/16입니다. 실제 W grain, seam kinetics, fluorine과 resistivity는 생략합니다.
48. Terminal-via W CMP to ILD1 — 26 nm
W 24 nm와 blanket TiN 2 nm overburden을 합친 26 nm를 CMP하고 custom ILD1 material 104를 stopper로 사용합니다. 최종 top은 z=106 nm입니다. 각 단자는 기존 W→TiN z=82–84 nm→새 W z=84–106 nm의 연속 전도 경로이며, W와 TiN을 합친 canonical conductor net은 source/gate/drain 3개로 분리됩니다. Final digest c26c42d9가 반복 일치했고 W 75,414.6 nm³, TiN 40,755.7 nm³, AIR/CAVITY/PR 0, maxLen 9/16입니다. 실제 dishing, erosion, endpoint variation과 contact resistance는 이상화합니다.
49. PVD TiN M1 adhesion/barrier — 2 nm
평탄한 z=106 nm ILD1와 세 W via top에 TiN 2 nm를 blanket PVD합니다. 평면 sputter adhesion/barrier이므로 conformality 0 DEPO를 사용하며 얇은 wrap용 ALD는 사용하지 않습니다. Canonical checkpoint는 total TiN 64,755.7 nm³, top 108 nm, AIR/CAVITY/PR 0, maxLen 10/16입니다. 실제 Ti/TiN multilayer, interface clean, texture, stress와 barrier resistance는 단일 TiN underlayer로 단순화합니다.
50. PVD Al M1 blanket metal — 10 nm
TiN 위에 built-in Al material 23을 10 nm blanket PVD합니다. 시작면이 평탄하고 Al은 후속 dry etch로 line을 정의하므로 conformality 0 DEPO가 실제 subtractive Al metallization 의도와 맞습니다. Canonical checkpoint는 Al 120,000 nm³, top 118 nm, AIR/CAVITY/PR 0, maxLen 11/16입니다. 실제 Al-Cu alloy 조성, grain, hillock, electromigration과 sputter non-uniformity는 계산하지 않습니다.
51. M6 subtractive Al M1 fan-out lithography — PR 20 nm
M6는 source line X=21–37/Y=42–80 nm와 pad X=17–41/Y=76–96 nm, gate line X=52–68/Y=14–28 nm와 pad X=48–72/Y=4–18 nm, drain의 대칭 line/pad를 정의합니다. Subtractive etch에서는 도선 위에 PR이 남아야 하므로 compact mask p=1에 process-level maskPolarityInverted=true를 적용합니다. 사전 검증에서 반전하지 않으면 line이 제거되고 배경 금속이 남는 것을 확인했습니다. Canonical checkpoint는 PR 50,880 nm³, top 138 nm, AIR/CAVITY 0, maxLen 11/16입니다. 실제 reflection/ARC, overlay, CD와 PR profile은 생략합니다.
52. Subtractive Al/TiN M1 stack etch — 12 nm
Physical PR이 덮지 않은 field의 Al 10 nm와 TiN 2 nm를 합계 12 nm 수직 식각합니다. Process mask는 지정하지 않아 PHOTO와 direct mask를 이중 적용하지 않습니다. 식각 후 Al은 25,440 nm³의 line+pad 세 연결체만 남고 total TiN은 45,843.7 nm³이며, line 밖의 Al/TiN top residue는 0입니다. PR 포함 canonical checkpoint는 top 138 nm, AIR/CAVITY 0, maxLen 11/16입니다. 실제 Cl/BCl3 chemistry, Al sidewall corrosion, barrier별 etch switch와 CD bias는 단일 ideal etch로 축약합니다.
53. M1 fan-out PR strip
M1 etch 뒤 PR material 24를 선택 제거해 TiN 2 nm/Al 10 nm line과 probe pad를 노출합니다. Generated STRIP 실행 호환성을 위해 양의 thickness 20 nm를 유지합니다. Final canonical digest 66c88db9가 반복 일치하고 top 118 nm, Al 25,440 nm³, TiN 45,843.7 nm³, AIR/CAVITY/PR 0, maxLen 10/16입니다. Al 자체와 W+TiN+Al composite conductor는 각각 source/gate/drain 3개 net으로 분리되고 field metal residue는 없습니다. 실제 post-etch ash, chlorine removal과 corrosion control은 생략합니다.
54. PECVD SiO2 passivation buffer — 6 nm
M1과 ILD1 위에 built-in SiO2 material 18을 6 nm PECVD buffer로 적층합니다. 얕은 12 nm Al topography를 덮는 blanket PECVD이므로 conformality 1 DEPO를 사용하며 throughput이 비현실적인 ALD로 바꾸지 않습니다. Canonical checkpoint는 total SiO2 221,711.1 nm³, top 124 nm, AIR/CAVITY/PR 0, maxLen 11/16입니다. 실제 precursor chemistry, hydrogen content, film stress, pinhole과 thickness non-uniformity는 계산하지 않습니다.
55. PECVD Si3N4 moisture barrier — 4 nm
SiO2 buffer 위에 built-in Si3N4 material 19를 4 nm PECVD해 최상부 moisture-barrier/passivation cap을 형성합니다. Conformality 1 DEPO가 line top과 pad perimeter, field를 연속 피복하며 canonical checkpoint는 total Si3N4 102,645.45 nm³, top 128 nm, AIR/CAVITY/PR 0, maxLen 12/16입니다. 실제 수분 투과율, 막 응력, crack·plasma damage와 dielectric reliability는 생략합니다.
56. M7 final pad-open lithography — PR 20 nm
M7은 source X=20–38/Y=79–93 nm, gate X=51–69/Y=6–16 nm, drain X=82–100/Y=79–93 nm의 세 opening을 정의합니다. 각 window는 기존 Al pad보다 작아 source/drain은 X 3 nm·Y 3 nm, gate는 X 3 nm·Y 2 nm의 passivation enclosure를 남깁니다. Compact mask p=1과 maskPolarityInverted=false를 사용해 window 위 PR만 제거합니다. Canonical checkpoint는 PR 299,722.05 nm³, top 148 nm, AIR/CAVITY 0, maxLen 13/16입니다. 실제 overlay, focus, PR footing과 topography reflection은 생략합니다.
57. Passivation-window Si3N4/SiO2 RIE — 10 nm
Physical PR이 열린 세 window에서 Si3N4 4 nm와 SiO2 6 nm를 합계 10 nm 수직 RIE하고 Al material 23에서 정지합니다. PHOTO와 direct mask를 이중 적용하지 않도록 process mask는 지정하지 않습니다. Etch 뒤 Si3N4 2,736 nm³와 SiO2 4,104 nm³가 제거되고 Al/TiN/W 부피는 변하지 않으며, 세 window 중앙의 Al top z=118 nm가 노출됩니다. PR 포함 top은 148 nm, AIR/CAVITY 0, maxLen 13/16입니다. 실제 fluorocarbon chemistry, layer별 endpoint, polymer residue, Al attack과 corrosion은 단일 ideal etch로 축약합니다.
58. Final pad-open PR strip — Fab-out checkpoint
Pad-open RIE 뒤 PR material 24를 선택 제거해 source·gate·drain Al 접속면을 노출합니다. Generated STRIP 호환성을 위해 thickness 20 nm를 유지합니다. Final digest a3848801이 반복 일치하고 top 128 nm, total SiO2 217,607.1 nm³, Si3N4 99,909.45 nm³, Al 25,440 nm³, AIR/CAVITY/PR 0, maxLen 12/16입니다. 노출 Al은 정확히 3개 window이며 line과 pad perimeter는 oxide/nitride로 봉지되고 W+TiN+Al composite conductor도 3개 net으로 유지됩니다. 실제 ash, wet clean, corrosion inhibitor, probe damage와 packaging은 모델링하지 않습니다.

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Terms & Privacy

The terms that govern Arpelier and a clear account of how the Service handles information.

Terms effective: August 5, 2026 Privacy Policy effective: November 10, 2026 Operator: Arpelier

At a Glance

These principles summarize how Arpelier approaches your work, project access, and technical results.

You retain ownership of the projects and content you create or upload. Arpelier does not claim ownership of them.
You choose whether a project is Private or Public and whether a Public project is shown in Explore. We explain and apply those settings in the Service.
Private projects are not made available to general users. Data access is limited to what is needed to operate, secure, troubleshoot, support, and comply with legal obligations.
We apply reasonable administrative and technical safeguards and work to improve the Service’s stability, security, and technical usefulness.
Arpelier helps people understand, review, and communicate process–structure relationships. Its visualizations do not guarantee manufacturability, yield, device performance, reliability, or safety.
Important research, design, investment, or manufacturing decisions require independent professional review, experiments, simulations, and validation. Keep a separate copy of important data.

This summary is provided for convenience. The specific rights and obligations below govern your use of the Service.

Terms of Service

These Terms explain what Arpelier provides, what we commit to, and the responsibilities that come with using the Service.

1. Purpose and Scope

Arpelier is a web-based workspace for creating and managing semiconductor process flows, calculating and visualizing resulting structures in 3D, and saving, reviewing, or sharing related projects.

By accessing or using the Service, you agree to these Terms. The Privacy Policy below separately explains how personal information and project data are handled.

2. Our Commitments

We do not claim ownership of projects or content that users create or upload.
We provide visibility controls and apply the selected Private, Public, and Show in Explore settings. Private projects are not made available to general users.
We limit operator access to people and purposes needed for service operation, security, incident or error response, user-requested support, recovery or migration, abuse prevention, and legal compliance.
We apply reasonable administrative and technical safeguards and continue improving service stability, security, and technical accuracy.
When a material change or extended interruption is expected, we will provide notice when reasonably practicable, except when urgent security, outage, or legal circumstances make advance notice impracticable.
If we confirm a security incident or data loss, we will investigate and take reasonable steps to contain the issue, reduce harm, restore service where feasible, and provide notices required by applicable law.

3. Using the Service and Guest Access

Visitors may explore official examples, Explore, and Public projects available to them without signing in. Guest access does not provide an account-based private workspace.

Signing in is required for cloud saving, project management, collaboration, sharing controls, and other account-based features. The features available without an account may change as the Service evolves.

4. Accounts and Security

Keep your account information and authentication methods secure and reasonably up to date.
Do not transfer, lend, or share your account or use another person’s account without authorization.
Tell Arpelier promptly at contact@arpelier.com if you become aware of unauthorized account use or another security concern.

5. User Content and Ownership

You retain the rights you hold in projects, process flows, masks, descriptions, images, settings, and other content you create or upload. Arpelier does not claim ownership of User Content.

You grant Arpelier a limited, non-exclusive permission to host, store, process, render, synchronize, transmit, share, secure, maintain, and recover User Content only as needed to operate the Service, apply your settings, provide features you request, and meet legal obligations. This permission does not transfer ownership.

Private User Content is not licensed to Arpelier for general advertising, public marketing, or public AI-model training. You must have the rights and permissions needed for content you upload or share and must not infringe intellectual property, privacy, confidentiality, or other rights.

6. Project Visibility and Sharing

Arpelier displays the meaning of each visibility setting in the Service and applies the setting you choose.

Private: available to the owner and collaborators the owner explicitly invites, subject to the limited operational access described in these Terms and the Privacy Policy.
Public: available to anyone with the project link, including visitors who are not signed in.
Public + Show in Explore: may also appear in Explore, search, public profiles, and other public areas without a direct link.

Before making a project Public, enabling Show in Explore, or sharing a link, review both the setting and the content included. Changing these settings expands the audience that can access the project.

7. Sensitive Information and Organizational Policies

Arpelier processes project data as described in the Privacy Policy and does not make Private projects available to general users. Even so, the Service uses external cloud infrastructure and a Private setting does not replace your legal authority or an approval required by your organization.

Follow the security, confidentiality, and data-handling rules of your company, school, research institution, clients, and other relevant third parties.
Do not upload trade secrets, unpublished process conditions, customer information, personal identifiers, or other restricted information unless you are authorized to do so.
Check for sensitive information before making a project Public, enabling Show in Explore, or sharing a project link.

8. Technical Results and Appropriate Use

Arpelier is designed to help people visualize, understand, teach, sketch, review, and communicate relationships between semiconductor processes and structures.

We calculate and visualize structures from process inputs and continue improving the accuracy and usefulness of our models and algorithms. Arpelier is not a professional TCAD or manufacturing-validation system and does not reproduce every physical or chemical phenomenon or manufacturing variation.

Displayed or generated results do not guarantee actual manufacturability, process yield, device performance, reliability, safety, or fitness for a particular purpose.

Use independent professional judgment, experiments, detailed simulations, and appropriate validation before making important research, design, investment, safety, or manufacturing decisions.

9. Prohibited Conduct

Do not violate applicable law or the rights, confidentiality, privacy, or intellectual property of others.
Do not access accounts, projects, systems, or data without authorization or bypass access controls.
Do not interfere with normal operation, introduce malicious code, or impose an unreasonable load through automation or excessive requests.
Do not use the Service to distribute unlawful, deceptive, or harmful material.

10. Service Changes, Suspension, and Discontinuation

We may change, limit, or temporarily suspend features for service improvement, maintenance, security, technical, legal, or operational reasons.

If a change materially affects users or an extended interruption is expected, we will provide notice when reasonably practicable. Advance notice may not be possible for urgent outages, security incidents, legal requirements, or events beyond reasonable control.

If the Service is discontinued, we will, when reasonably practicable, give advance notice and time to review or retrieve data using the features then available. This is not a promise of a particular export format or a guarantee that recovery will always be possible.

11. Limitation of Liability

The commitments above describe how Arpelier operates, but no internet or modeling service can eliminate every interruption, error, security risk, or data-loss risk.

To the extent permitted by applicable law, the Service is provided without a guarantee of uninterrupted or error-free operation, permanent availability, or fitness for a particular purpose.
To the extent permitted by applicable law, Arpelier is not responsible for loss caused by third-party service failures, events beyond reasonable control, User Content or visibility choices, or professional or business decisions made without independent validation of Arpelier results.
To the extent permitted by applicable law, Arpelier is not liable for indirect, incidental, or unforeseeable loss. Keep a separate copy of important project data.

These limitations do not apply to Arpelier’s intentional misconduct or gross negligence, or to any liability that applicable law does not allow to be excluded or limited.

12. Changes to These Terms

We may update these Terms to reflect changes in the Service or applicable law. The effective date will be shown on this page, and material changes will be announced within the Service or through another reasonable channel.

13. Contact and Governing Law

Questions about these Terms may be sent to contact@arpelier.com.

These Terms are governed by the laws of the Republic of Korea. Mandatory local laws that apply to a user remain effective to the extent required.

Privacy Policy

This Policy explains what information Arpelier handles, why it is needed, who may access it, and how users can make requests.

1. Information We Collect

Depending on how you use the Service, Arpelier may collect or process the following information.

Account and authentication information

Email address, name or display name, and profile image.
Authentication provider, sign-in method, and provider identifier when using Google, GitHub, or Email through Supabase Auth.

Project and collaboration information

Project titles, descriptions, notes, process flows, materials, masks, images, settings, generated structures, and related project data.
Private or Public status, Show in Explore setting, collaborators, permissions, share links, and access requests.

Usage, device, and log information

Access and event times, feature actions, project identifiers involved in an event, session or anonymous identifiers, and diagnostic metadata.
IP address, browser or device information, user agent, and error or operational logs that service providers receive or that are needed to operate and secure the Service.

Support information

Reply email, inquiry category, subject, message, current page information, and any project link or attachment you choose to include.

AI connector requests

When an AI assistant such as Claude calls the Arpelier connector (https://arpelier.com/mcp), the Service receives the process flow and tool parameters that the assistant sends, such as process steps, materials, masks, dimensions and any notes included in the flow. It does not receive your name, email address, account, or the rest of your conversation.
The connector needs no sign-in and sets no cookies. It processes each request to return validation or calculation results and does not store the flow it receives, except in a link you ask for (described below). So that a long or step-by-step calculation can continue in a later request, it keeps the calculated structure, meaning the grid of materials with the IDs and kinds of the steps that made it but not the flow itself or its names and notes, for up to one hour. A kept structure is found only by a fingerprint of the calculation steps, is not linked to an account or IP address, and is deleted automatically. Like other requests, connector requests appear in the hosting provider’s operational logs, such as time, path, status, duration, and the caller’s IP address and user agent.
When you ask an AI assistant for a link to open a result in Arpelier, the Service keeps the project made from the flow, including its process steps, materials, masks, dimensions, names and notes, and, when it can be included, the calculated structure of its last step, for 7 days so that the link can open it as a new, unsaved project. Anyone with the link can open it until it expires. The link record is not linked to any account; a project saved from it becomes an ordinary project of the account that saves it. The link record is deleted automatically after 7 days.

2. How We Use Information

Provide authentication, accounts, project storage, loading, synchronization, collaboration, and sharing.
Apply Private, Public, and Show in Explore settings and operate public project discovery.
Operate, secure, monitor, diagnose, recover, maintain, and improve the Service.
Respond to support requests, investigate abuse, and meet legal obligations.

Arpelier uses its own service event system, stored in Supabase, for internal operation and quality analysis. The Service also uses browser storage for sign-in state, language, theme and other preferences, and session or anonymous identifiers. Arpelier does not use this information for third-party advertising or sell it to advertising or analytics vendors.

3. Project Data and Operator Access

Private projects are not made available to general users. Public projects are available by link, and Public projects with Show in Explore enabled may also appear in public discovery areas.

Authorized operators may access account, project, or log data only when needed for service operation, security or incident response, error investigation, support requested by a user, recovery or migration, abuse prevention, or legal obligations. Access is limited to the people, purpose, and scope reasonably needed for the task.

A project link is added to a support request only when the user selects that option or otherwise provides it. Including a link does not change a project’s visibility or grant access beyond its existing permissions. If additional access or information is needed, Arpelier may ask the user to provide it.

4. Service Providers and International Processing

Arpelier relies on the following providers to operate the Service. They may process information only in connection with the functions they provide.

Supabase: authentication, database, file storage, and service event storage.
Vercel: hosting, deployment, content delivery, and server functions.
Resend: support and notification email delivery.
Google and GitHub: authentication when a user chooses the corresponding sign-in method.
Upstash: temporary storage of AI connector calculation states for up to one hour, connected through Vercel.

These providers may process information outside your country. The primary Supabase processing region currently configured for Arpelier is Southeast Asia (Singapore). Processing locations and providers may change as infrastructure changes, and material changes will be reflected in this Policy.

5. Retention and Deletion

Arpelier keeps information only for as long as reasonably needed for the purposes in this Policy. The period depends on the type of information, whether an account or project remains active, operational and security needs, user requests, disputes, and legal requirements.

A project owner can delete an individual project through the Service.
Account deletion and related data deletion may be requested at contact@arpelier.com. The current Service does not provide a self-service account-deletion control.
Support records and service logs are kept for as long as reasonably needed to respond, operate, secure, improve, and handle related disputes or legal duties.
A process flow sent to the AI connector is not kept after its result is returned. Calculated structures derived from it are kept for up to one hour, as described in section 1, and then deleted automatically. A link you ask for keeps the project made from the flow, with its calculated structure when included, for 7 days and is then deleted automatically; a project someone saves from it is kept like any other project. Only the operational request logs described above remain with the hosting provider for its retention period.

Deletion may take additional time in provider systems, residual copies, or records that must be retained by law. Arpelier does not promise a fixed backup or residual-copy deletion schedule. Information retained for legal or security reasons is separated or restricted where reasonably appropriate and deleted when that need ends.

6. Security

Arpelier applies reasonable administrative and technical safeguards, including access controls that distinguish owners, invited collaborators, public access, and authorized operators.

No internet-based service can guarantee absolute security. If a security incident or data loss is confirmed, Arpelier will investigate and take reasonable steps to contain the issue, reduce harm, and provide notices required by applicable law.

Arpelier does not sell personal information and does not disclose it for third-party advertising or ad targeting.

Information may be disclosed to the service providers above, at a user’s direction, to protect the Service and its users, or where required by law. Public project content is disclosed according to the visibility settings selected by its owner.

8. Your Rights

Subject to applicable law, users may request access to, correction or deletion of, or restriction of processing of their personal information, and may request account deletion. Arpelier may need to verify the requester’s identity and may retain information where law permits or requires it.

Send requests to contact@arpelier.com.

9. Changes to This Policy

We may update this Policy to reflect changes in law, the Service, or our providers. The effective date will be shown on this page, and material changes will be announced within the Service or through another reasonable channel.

Change history: November 10, 2026 — the AI connector may keep calculated structures for up to one hour so that long calculations can continue, and can make a link, kept for 7 days, that opens a result in Arpelier (sections 1, 4 and 5). November 9, 2026 — added “AI connector requests” to section 1 and the AI connector item to section 5. The version before these took effect on August 5, 2026.

10. Contact

For privacy questions or requests, contact Arpelier at contact@arpelier.com.

FinFET — Modules 1–8: Fin/STI to Passivated Al Pads

공정 개요

A new perspective on semiconductors.

Arpelier — Process-driven 3D device structure visualization

Build structures through the language of process

For anyone, easy, fast, and together

From learning to practice

The tool we want to build

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