4T CMOS NAND — Two inputs, one output
A CMOS NAND with four transistors and two interconnect layers. This local project preserves its recorded creation, audit, and revisions. P-type Si substrate: upper region Prepare the upper observatio…
공개 프로젝트
반도체 구조와 공정을 설명하는 공개 프로젝트를 살펴보세요.
본딩형 3D NAND — CELL 원본
CELL과 PERI를 별도 제작하고 Cu·산화막 접합면으로 연결하는 교육용 본딩형 3D NAND입니다. 16개 저장 WL, 별도 SGS·SGD, 네 독립 BL과 공통 Source를 23개 패드로 연결합니다. 치수와 회로는 구조 관찰용으로 확대·축약했습니다. [CBA 공정 원리](https://www.kioxia.com/en-jp/rd/technology/…
본딩형 3D NAND — PERI 원본
CELL과 PERI를 별도 제작하고 Cu·산화막 접합면으로 연결하는 교육용 본딩형 3D NAND입니다. 16개 저장 WL, 별도 SGS·SGD, 네 독립 BL과 공통 Source를 23개 패드로 연결합니다. 치수와 회로는 구조 관찰용으로 확대·축약했습니다. [CBA 공정 원리](https://www.kioxia.com/en-jp/rd/technology/…
본딩형 3D NAND — CELL·PERI 하이브리드 본딩
두 독립 웨이퍼의 Cu 패드와 산화막을 마주 붙입니다. CELL 원본을 X축으로 뒤집고 PERI 접합면의 23개 신호에 정렬합니다. 최종 구조는 PERI·접합면·NAND 배열·박막화한 CELL 기판 순서입니다. CELL과 PERI를 별도 제작하고 Cu·산화막 접합면으로 연결하는 교육용 본딩형 3D NAND입니다. 16개 저장 WL, 별도 SGS·SGD,…
후면 전력 공급 CMOS — 캐리어 본딩과 VDD·VSS
**구조와 동작 원리** CMOS 인버터의 두 Gate는 입력 IN을 공유하고 두 Drain은 출력 OUT으로 연결됩니다. PMOS Source에는 VDD, NMOS Source에는 VSS를 공급합니다. 후면 전력 공급은 전원선과 전면 신호선이 쓰는 공간을 분리하는 집적 방식입니다. **관찰 순서** 전면 원본에서 채널·Gate·입출력 배선을 확인하고,…
후면 전력 공급 CMOS — 전면 인버터 원본
**구조와 동작 원리** CMOS 인버터의 두 Gate는 입력 IN을 공유하고 두 Drain은 출력 OUT으로 연결됩니다. PMOS Source에는 VDD, NMOS Source에는 VSS를 공급합니다. 후면 전력 공급은 전원선과 전면 신호선이 쓰는 공간을 분리하는 집적 방식입니다. **관찰 순서** 전면 원본에서 채널·Gate·입출력 배선을 확인하고,…
FSI CMOS 이미지 센서 — 2×2 Bayer와 4T 픽셀
**무엇을 배우나요?** R·G·G·B 네 필터 아래에 동일한 4T PPD 픽셀을 만듭니다. 픽셀마다 PPD·TX·FD·RST·SF·SEL을 구분하고, 위쪽 배선 사이로 빛이 들어오는 FSI 구조를 단면으로 읽습니다. - 16 μm 픽셀 피치와 두 금속층을 사용한 교육용 배치입니다. - 네 FD는 독립되고 행마다 TX·RST·SEL, 열마다 출력을 공유합…
GaN 청색 Micro-LED — 2×2 배열과 공통 n측 전극
네 발광 mesa, 공통 n-GaN, ITO 투명 전극과 측벽 절연을 연결하는 2×2 청색 Micro-LED 전면 공정입니다. Sapphire 기판 표면 절연성 Sapphire 기판의 상부 1 μm만 나타냅니다. 기판 전체 두께보다 발광 적층과 접점 형성에 집중합니다. 비도핑 GaN 버퍼 Sapphire 위의 GaN 버퍼를 표시합니다. 에피 적층을 받치는…
GPU–HBM 2.5D 인터포저 패키지
GPU–HBM 2.5D 패키지의 접속 구조를 배우는 교육용 예제입니다. GPU와 HBM은 인터포저 전면 배선으로 연결되고 전원·외부 신호는 TSV를 통해 패키지 기판으로 내려갑니다. **관찰 목표** 금속 접점의 연속성과 신호 사이 절연을 구분합니다. 작은 신호 수와 확대된 막 두께를 사용하며 실제 GPU 연산, HBM 프로토콜·메모리 셀, 고속 신호 품…
GPU–HBM 패키지 — HBM 4단 스택
GPU–HBM 2.5D 패키지의 접속 구조를 배우는 교육용 예제입니다. GPU와 HBM은 인터포저 전면 배선으로 연결되고 전원·외부 신호는 TSV를 통해 패키지 기판으로 내려갑니다. **관찰 목표** 금속 접점의 연속성과 신호 사이 절연을 구분합니다. 작은 신호 수와 확대된 막 두께를 사용하며 실제 GPU 연산, HBM 프로토콜·메모리 셀, 고속 신호 품…
GPU–HBM 패키지 — HBM 코어 다이
GPU–HBM 2.5D 패키지의 접속 구조를 배우는 교육용 예제입니다. GPU와 HBM은 인터포저 전면 배선으로 연결되고 전원·외부 신호는 TSV를 통해 패키지 기판으로 내려갑니다. **관찰 목표** 금속 접점의 연속성과 신호 사이 절연을 구분합니다. 작은 신호 수와 확대된 막 두께를 사용하며 실제 GPU 연산, HBM 프로토콜·메모리 셀, 고속 신호 품…
GPU–HBM 패키지 — GPU I/O 다이
GPU–HBM 2.5D 패키지의 접속 구조를 배우는 교육용 예제입니다. GPU와 HBM은 인터포저 전면 배선으로 연결되고 전원·외부 신호는 TSV를 통해 패키지 기판으로 내려갑니다. **관찰 목표** 금속 접점의 연속성과 신호 사이 절연을 구분합니다. 작은 신호 수와 확대된 막 두께를 사용하며 실제 GPU 연산, HBM 프로토콜·메모리 셀, 고속 신호 품…
GPU–HBM 패키지 — 실리콘 인터포저
GPU–HBM 2.5D 패키지의 접속 구조를 배우는 교육용 예제입니다. GPU와 HBM은 인터포저 전면 배선으로 연결되고 전원·외부 신호는 TSV를 통해 패키지 기판으로 내려갑니다. **관찰 목표** 금속 접점의 연속성과 신호 사이 절연을 구분합니다. 작은 신호 수와 확대된 막 두께를 사용하며 실제 GPU 연산, HBM 프로토콜·메모리 셀, 고속 신호 품…
MEMS 가속도 센서 — 희생층에서 떠오르는 질량체
**무엇을 배우나요?** 실리콘 위에서 하부 배선, 희생 산화막, 앵커와 구조용 폴리실리콘을 차례로 형성합니다. 마지막에 산화막을 제거하면 가운데 질량체와 네 접힌 스프링 아래에 공간이 생깁니다. - 가운데 질량체와 가동 빗살은 하나의 신호 경로입니다. - 좌우 고정 빗살은 각각 별도 단자로 이어집니다. - X축 변위에 따라 좌우 빗살의 겹침 길이가 반대…
Planar MOSFET
Substrate P-IIP Gate Oxide Growth Gate Poly Deposition N+ IIP ILD Deposition ILD CMP S/D Etch Gate Metal Deposition Metal CMP
BCAT
Substrate P-IIP Gate Oxide Growth N+ IIP ILD Deposition ILD CMP S/D Etch Gate Metal Deposition Metal CMP
FinFET — Modules 1–8: Fin/STI to Passivated Al Pads
교육용 2-fin bulk HKMG nFinFET의 여덟 모듈입니다. Module 1은 p-Si fin과 recessed STI, Module 2는 dummy gate·SiN spacer, Module 3은 self-aligned graded n+/n source/drain, Module 4는 SiOx/HfO2/TiN/W replacement metal…
NAND 01 — 24층 WL·8개 BL·8개 SSL — 높음 격자 그대로
BL은 채널의 열을, SSL은 행을, WL은 층을 구분합니다. 8개 BL과 직교하는 8개 상부 선택 Gate를 추가하고, 각 SSL의 오른쪽 끝에 독립 Contact를 연결했습니다. 연결 렌즈는 이어진 재료를 강조합니다. BL·SSL·WL 조합의 셀 위치와 Gate 전압에 따른 전류 선택은 구분해야 합니다. 이 모델은 상부 선택 구조를 표현하며, 하부 S…
눈 내리는 서울 성곽길
눈 덮인 한옥과 성곽길, 작은 N서울타워를 저녁의 스노우 글로브에 담았습니다. 창빛·달·청록빛 간판과 옅게 빛나는 눈을 살펴보세요. 높이마다 건축과 유리 테두리를 만들고 눈을 배치한 뒤 임시 충전재로 채웁니다. 마지막 STRIP에서 충전재가 사라지면 글로브와 내부 풍경이 드러납니다. 북촌·낙산·남산을 압축한 창작 서울 풍경이며, 눈은 공중에 머문 순간을…
실리콘 포토닉스 — 링 공진기·두 도파로·TiN 히터
SOI 링과 두 도파로의 비접촉 결합, 산화막 위 TiN 히터와 두 패드의 연결을 비교하는 교육용 공정 예제입니다. 실리콘 지지 기판의 상부 실제 두꺼운 웨이퍼 중 상부 2 μm를 표시합니다. 아래 지지 기판과 위 광학 코어는 BOX 산화막으로 분리됩니다. SOI 매립 산화막 BOX 준비된 SOI의 2 μm BOX를 표시합니다. 실리콘 코어 아래의 낮은…
STT-MRAM — 1T1MTJ 2×2 배열
네 선택 NMOS와 네 자기 터널 접합의 적층, 측벽 절연, 행·열 배선을 비교하는 교육용 공정 예제입니다. p형 Si 기판의 표면 두꺼운 웨이퍼의 상부 1 μm를 표시합니다. p형 바탕은 NMOS의 Body이며 네 셀의 기계적 기반입니다. STI 패드 산화막 질화막 아래의 얇은 완충 산화막을 형성합니다. Gate 절연막과는 역할과 형성 시점이 다릅니다.…
트렌치 Gate 전력 MOSFET — 수직 채널과 Source–Body 접점
**무엇을 배우나요?** n+ Drain 기판 위 n형 drift 영역에 네 Gate 트렌치를 만들고 세 활성 mesa에 p형 Body와 n+ Source를 형성합니다. 위쪽 Source에서 Gate 측벽의 채널 위치를 거쳐 아래쪽 Drain으로 이어지는 수직 구조를 살펴봅니다. - 트렌치 측벽과 바닥의 산화막은 Poly-Si Gate와 실리콘을 분리합니…
웨이퍼 스케일 AI — 1,024개 타일과 연결망
**웨이퍼 한 장의 AI 컴퓨터** 작은 연산 타일과 가까운 SRAM을 반복하고 타일 사이를 촘촘한 연결망으로 잇는 개념입니다. 이 예제는 32×32개 타일과 두 방향의 연결층을 보여줍니다. **관찰 순서** 왼쪽 연산 소자군과 오른쪽 SRAM 소자군, 아래 네 방향 포트를 찾으세요. M1 국부 배선 위에 금색 동서 링크와 청록색 남북 링크가 층을 달리해…
웨이퍼 스케일 AI — 2×2 대표 타일 확대
**웨이퍼 한 장의 AI 컴퓨터** 작은 연산 타일과 가까운 SRAM을 반복하고 타일 사이를 촘촘한 연결망으로 잇는 개념입니다. 이 예제는 2×2개 타일과 두 방향의 연결층을 보여줍니다. **관찰 순서** 왼쪽 연산 소자군과 오른쪽 SRAM 소자군, 아래 네 방향 포트를 찾으세요. M1 국부 배선 위에 금색 동서 링크와 청록색 남북 링크가 층을 달리해 놓…
공식 예제와 Stories
- 크로스바 메모리 구조와 공정 흐름
- 평면 MOSFET 구조와 제작 공정
- CMOS 인버터 공정 흐름과 3D 구조
- TSV 인터커넥트 구조와 공정 흐름
- 수직 플로팅 Gate 메모리 공정과 구조
- 3D NAND 제작: SONOS 공정 흐름
- 금속 배선 계층: 국부 배선부터 M7까지
- 6F² DRAM 셀 구조와 공정 흐름
- 3D NAND Story: 적층·계단·채널 홀 식각
- GAA 나노시트 Story: 채널 분리와 둘러싸는 Gate
- DRAM 커패시터 Story: 깊은 홀·전극·절연막
- HBM TSV Story: 적층 칩을 관통하는 수직 연결
- 포토리소그래피 Story: 마스크 보정과 패턴 전사